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台积电展示 CoWoS 封装技术路线图:128GB HBM2e 显存,已用于 AMD MI200

8 月 23 日消息 据外媒 Wccftech 消息,台积电近期公布了 CoWoS 封装技术的路线图,并公布第五代 CoWoS …

8 月 23 日消息 据外媒 Wccftech 消息,台积电近期公布了 CoWoS 封装技术的路线图,并公布第五代 CoWoS 技术已经得到应用并量产,可以在基板上封装 8 片 HBM2e 高速缓存,总容量可达 128GB。

台积电的这项技术已近发展了多年,CoW(Chip on Wafer) 意味着在基板上封装硅芯片;而 WoW(Wafer on Wafer)意味着在基板上再层叠一片基板。

官方表示第 5 代技术的晶体管数量是第 3 代的 20 倍。新的封装技术增加了 3 倍的中介层面积,使用了全新的 TSV 解决方案,更厚的铜连接线。目前,这项技术已经用于制造 AMD MI200“Aldebaran”专业计算卡,其中封装了 2 颗 GPU 核心、8 片 HBM2e 缓存。

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路线图显示,台积电第 6 代 CoWoS 封装技术有望于 2023 年推出,其同样在基板上封装 2 颗运算核心,同时可以板载多达 12 颗 HBM 缓存芯片。

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台积电还表示,新技术同时也使用了性能更好的导热方式,第 5 代技术使用了金属导热材料,热阻降低至此前的 0.15 倍,有助于这类高性能芯片散热。

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IT之家获悉,AMD 在 7 月末透露,采用 CDNA 2 架构的 Instinct MI200 Alderbaran 计算卡已经出货并交付。这款产品拥有多达 256 个计算单元(CU),总计 16384 个流处理器,同时还具备 16 个 SE 着色器单元。

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台积电 CoWoS 技术的具体实现方法:

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以下为台积电 CoWoS 技术的详细说明:

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从官方资料显示,2022 年将会推出 5nm、3nm 制程的芯片,同时芯片之间互联导线的间距也将逐步减小,从 9 微米降低至 0.9 微米,预计在 2035 年之前实现这一目标。

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